Providing multiple memory controllers on a memory bus

   
   

A system comprises a plurality of memory controllers connected to a memory bus. Each memory controller is able to generate memory requests on the memory bus according to a predetermined priority scheme. One priority scheme is a time slot priority scheme, and another priority scheme is a request-select priority scheme. The plurality of memory controllers are able to monitor memory requests generated by another memory controller in performing memory-related actions, such as memory requests (read or write), read-modify-write transaction, and cache coherency actions. In one arrangement, the memory bus is a Rambus channel.

Ένα σύστημα περιλαμβάνει μια πολλαπλότητα των ελεγκτών μνήμης που συνδέονται με ένα λεωφορείο μνήμης. Κάθε ελεγκτής μνήμης είναι σε θέση να παραγάγει τα αιτήματα μνήμης στο λεωφορείο μνήμης σύμφωνα με ένα προκαθορισμένο σχέδιο προτεραιότητας. Ένα σχέδιο προτεραιότητας είναι ένα σχέδιο προτεραιότητας χρονικών αυλακώσεων, και ένα άλλο σχέδιο προτεραιότητας είναι ένα αίτημα-επίλεκτο σχέδιο προτεραιότητας. Η πολλαπλότητα των ελεγκτών μνήμης είναι σε θέση να ελέγξει τα αιτήματα μνήμης που παράγονται από έναν άλλο ελεγκτή μνήμης στην εκτέλεση των μνήμη-σχετικών ενεργειών, όπως τα αιτήματα μνήμης (που διαβάζονται ή να γράψουν), να καλληεργημένος-τροποποιώ-γράψει τη συναλλαγή, και τις ενέργειες συνοχής κρύπτης. Σε μια ρύθμιση, το λεωφορείο μνήμης είναι ένα κανάλι Rambus.

 
Web www.patentalert.com

< Replacement data error detector

< Computer system with integrated directory and processor cache

> Method and apparatus for optimizing skip mask operations in a disc drive

> Unbalanced inclusive tags

~ 00167