Hard phase alignment of clock signals using asynchronous level-mode state machine

   
   

A frequency synthesizer for a programmable logic device includes a phase alignment circuit that is controlled by an asynchronous level-mode state machine. The state machine receives a start signal generated by the circuits that determine a concurrence cycle when reference and generated clock signals should be aligned. Then, at the concurrence cycle the state machine replaces a generated clock edge with a reference clock edge to bring the generated clock signal into hard phase alignment with the reference clock signal.

Een frequentiesynthesizer voor een programmeerbaar logicaapparaat omvat een kring van de fasegroepering die door een asynchrone vlak-wijzetoestandsmachine wordt gecontroleerd. De toestandsmachine ontvangt een beginsignaal dat door de kringen wordt geproduceerd die een overeenstemmingscyclus bepalen wanneer de verwijzing en de geproduceerde kloksignalen zouden moeten worden gericht. Dan, bij de overeenstemmingscyclus vervangt de toestandsmachine een geproduceerde klokrand met een rand van de verwijzingsklok om het geproduceerde kloksignaal in harde fasegroepering met het signaal van de verwijzingsklok te brengen.

 
Web www.patentalert.com

< Apparatus and method of error detection and correction in a radiation-hardened static random access memory field-programmable gate array

< Enhanced CPLD macrocell module having selectable bypass of steering-based resource allocation

> DCVSL pulse width controller and system

> Data resynchronization circuit

~ 00153