A pulse-width controller (1800) is described. Pulse generators (1700L,
1700H) are coupled to receive clock signals (1320, 1321) and configured to
extend respective high-time and low-time pulse widths to provide signals
with lengthened pulse widths (1320P, 1321P). Control signals (1803, 1804)
are generated from pulse-width lengthened signals (1320P, 1321P). Clock
signals (1320, 1321) and the pulse-width lengthened signals (1320PB,
1321P, 1321PB) are provided to differential logic (1823 through 1828),
such as Differential Cascode Voltage Switch Logic, to provide a
differential output (1611, 1612) which is duty-cycle adjusted. The control
signals (1803, 1804) in combination with the pulse-width lengthened
signals (1320PB, 1321P, 1321PB) are used to selectively activate a
respective portion of the differential logic (1823 through 1828) to pass
signals to the differential output (1611, 1612).
Se describe un regulador del pulse-width (1800). Los generadores de pulso (1700L, 1700H) se juntan para recibir las señales del reloj (1320, 1321) y se configuran para ampliar alto-tiempo y anchuras respectivos del pulso del bajo-tiempo de proveer de señales las anchuras alargadas del pulso (1320P, 1321P). Las señales de control (1803, 1804) se generan de las señales alargadas pulse-width (1320P, 1321P). Las señales del reloj (1320, 1321) y las señales alargadas pulse-width (1320PB, 1321P, 1321PB) se proporcionan a la lógica diferenciada (1823 a 1828), por ejemplo lógica diferenciada del interruptor del voltaje de Cascode, de proporcionar una salida diferenciada (1611, 1612) que sea tiempo de utilización ajustado. Las señales de control (1803, 1804) conjuntamente con las señales alargadas pulse-width (1320PB, 1321P, 1321PB) se utilizan de activar selectivamente una porción respectiva de la lógica diferenciada (1823 a 1828) para pasar señales a la salida diferenciada (1611, 1612).
