An asynchronously pipelined SDRAM has separate pipeline stages that are
controlled by asynchronous signals. Rather than using a clock signal to
synchronize data at each stage, an asynchronous signal is used to latch
data at every stage. The asynchronous control signals are generated within
the chip and are optimized to the different latency stages. Longer latency
stages require larger delays elements, while shorter latency states
require shorter delay elements. The data is synchronized to the clock at
the end of the read data path before being read out of the chip. Because
the data has been latched at each pipeline stage, it suffers from less
skew than would be seen in a conventional wave pipeline architecture.
Furthermore, since the stages are independent of the system clock, the
read data path can be run at any CAS latency as long as the
re-synchronizing output is built to support it.
Een asynchroon in een pijpleiding vervoerde SDRAM heeft afzonderlijke pijpleidingsstadia die door asynchrone signalen worden gecontroleerd. Eerder dan het gebruiken van een kloksignaal om gegevens in elk stadium te synchroniseren, wordt een asynchroon signaal gebruikt om gegevens in elk stadium te sluiten. De asynchrone controlesignalen worden geproduceerd binnen de spaander en aan de verschillende latentiestadia geoptimaliseerd. De langere latentiestadia vereisen grotere vertragingenelementen, terwijl de kortere latentiestaten kortere vertragingselementen vereisen. De gegevens zijn gesynchroniseerd aan de klok aan het eind van de gelezen gegevensweg alvorens wordt gelezen uit de spaander. Omdat het gegeven in elk pijpleidingsstadium is gesloten, lijdt het aan minder helling dan in een conventionele architectuur van de golfpijpleiding worden gezien. Voorts aangezien de stadia van de systeemklok onafhankelijk zijn, kan de gelezen gegevensweg bij om het even welke CAS latentie worden in werking gesteld zolang de re-synchroniseert output wordt gebouwd om het te steunen.
