The invention contemplates a system and method for efficient instruction prefetching based on the termination of loops. A computer system may be contemplated herein, wherein the computer system may include a semiconductor memory device, a cache memory device and a prefetch unit. The system may also include a memory bus to couple the semiconductor memory device to the prefetch unit. The system may further include a circuit coupled to the memory bus. The circuit may detect a branch instruction within the sequence of instructions, such that the branch instruction may target a loop construct. A circuit may also be contemplated herein. The circuit may include a detector coupled to detect a loop within a sequence of instructions. The circuit may also include one or more counting devices coupled to the detector. A first counting device may count a number of clock cycles associated with a set of instructions within a loop construct. A second counting device may count the number of clock cycles remaining in a loop during the last iteration of the loop. The circuit may further include a logic component coupled to the second counting device, such that the logic component may enable/disable the prefetch unit. A method may further be contemplated herein. The method may include detecting when a set of instructions within a last iteration of a loop may be encountered. The method may also include counting a plurality of clock cycles needed to fetch the set of instructions within the loop. The method may enable the prefetch unit when a remaining number of clock cycles substantially equals the number of clock cycles needed to access a memory device.

L'invention contemple un système et une méthode pour prefetching efficace d'instruction basé sur l'arrêt des boucles. Un système informatique peut être contemplé ci-dessus, où le système informatique peut inclure un dispositif de mémoire à semiconducteurs, un dispositif d'antémémoire et une unité de prefetch. Le système peut également inclure un autobus de mémoire pour coupler le dispositif de mémoire à semiconducteurs à l'unité de prefetch. Le système peut plus loin inclure un circuit couplé à l'autobus de mémoire. Le circuit peut détecter une instruction de branchement dans l'ordre des instructions, telles que l'instruction de branchement peut viser une construction de boucle. Un circuit peut également être contemplé ci-dessus. Le circuit peut inclure un détecteur couplé pour détecter une boucle dans un ordre des instructions. Le circuit peut également inclure un ou plusieurs dispositifs de compte couplés au détecteur. Un premier dispositif de compte peut compter un certain nombre de rhythmes liés à un ensemble d'instructions dans une construction de boucle. Un deuxième dispositif de compte peut compter le nombre de rhythmes restants dans une boucle pendant la dernière itération de la boucle. Le circuit peut plus loin inclure un composant de logique couplé au deuxième dispositif de compte, tel que le composant de logique peut activer/ l'unité de prefetch. Une méthode peut plus loin être contemplée ci-dessus. La méthode peut inclure détecter quand un ensemble d'instructions dans une dernière itération d'une boucle peut être produit. La méthode peut également inclure compter une pluralité de rhythmes requis pour chercher l'ensemble d'instructions dans la boucle. La méthode peut permettre l'unité de prefetch quand un nombre restant de rhythmes égale sensiblement le nombre de rhythmes requis pour accéder à un bloc de mémoires.