A method and apparatus for selecting an instruction to be monitored within a pipelined processor in a data processing system is presented. A plurality of instructions are fetched, and the plurality of instructions are matched against at least one match condition to generate instructions that are eligible for sampling. The match conditions may include matching the opcode of an instruction, the pre-decode bits of an instruction, a type of instruction, or other conditions. The matched instructions may be marked using a match bit that accompanies the instruction through the selection process. The instructions eligible for sampling are then sampled to generate a sampled instruction. A sampled instruction may be marked with a sample bit that accompanies the instruction through the instruction execution process in order to monitor the sampled instruction while it is executing within the pipelined processor.

Eine Methode und ein Apparat für das Vorwählen einer Anweisung, innerhalb eines durch Rohre geleiteten Prozessors in einem Datenverarbeitungssystem überwacht zu werden wird dargestellt. Eine Mehrzahl von Anweisungen werden geholt, und die Mehrzahl von Anweisungen werden gegen mindestens einen Gleichzustand zusammengebracht, um Anweisungen zu erzeugen, die für Musterstück geeignet sind. Die Gleichzustände können das Zusammenbringen des opcode einer Anweisung, der Vordecodierung Spitzen einer Anweisung, der Art Anweisung oder anderer Zustände einschließen. Die zusammengebrachten Anweisungen können mit einem gebissenen worden Gleichen gekennzeichnet werden, das die Anweisung durch das Auswahlverfahren begleitet. Die Anweisungen, die für Musterstück geeignet sind, werden dann probiert, um eine probierte Anweisung zu erzeugen. Eine probierte Anweisung kann mit einer gebissenen worden Probe gekennzeichnet werden, die die Anweisung durch den Anweisung Durchführung Prozeß begleitet, um die probierte Anweisung zu überwachen, während sie innerhalb des durch Rohre geleiteten Prozessors durchführt.

 
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< Heuristic for identifying loads guaranteed to hit in processor cache

< Excessive spin detection and avoidance for systems using a least recently used page replacement algorithm

> System and method for minimizing inter-application interference among static synchronized methods

> Data address prediction structure and a method for operating the same

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