Layout cells having the same name as a corresponding schematic are checked hierarchically, with a single instance of a particular layout cell being checked internally for compliance with design rules and the like while remaining instances are merely checked for proper connection to neighboring cells. Layout cells which are not named the same as any schematic are automatically exploded for flat checking at the transistor level. Thus hierarchical checking is preserved for those layout cell instances named for the corresponding schematic, which should be the large majority of cell instances in any given integrated circuit, while cell instances meeting special layout requirements, which should be a small number of cases, are supported for any given schematic.

Die Planzellen, die den gleichen Namen wie ein entsprechendes Diagramm haben, werden hierarchisch, mit einem einzelnen Fall einer bestimmten Planzelle überprüft, die innerlich auf Befolgung mit Designrichtlinien und dergleichen, während restliche Fälle, überprüft wird bloß auf korrekten Anschluß zu den benachbarten Zellen überprüft werden. Planzellen, die nicht dieselben genannt werden, die jedes mögliches Diagramm automatisch für die flache Überprüfung auf dem Transistorniveau explodiert werden. So wird die hierarchische Überprüfung für jene Planzelle Fälle konserviert, die für das entsprechende Diagramm genannt werden, das die breite Mehrheit von Zelle Fällen in jeder möglicher gegebenen integrierten Schaltung sein sollte, während die Zelle Fälle, die speziellen Plananforderungen entsprechen, die eine kleine Anzahl von Fällen sein sollten, für irgendein gegebenes Diagramm gestützt werden.