A prefetching control system provided for a processor. The prefetching queue may include an arbiter, a cache queue and a prefetch queue. The arbiter issues requests including read requests. Responsive to a read request, the cache queue issues a control signal. The prefetch queue receives the control signal and an address associated with the read request. When the received address is a member of a pattern of read requests from sequential memory locations, the prefetch queue issues a prefetch request to the arbiter.

Um sistema de controle prefetching forneceu para um processador. A fila prefetching pode incluir um árbitro, uma fila do esconderijo e uma fila do prefetch. Os pedidos das edições do árbitro including pedidos lidos. Responsivo a um pedido lido, a fila do esconderijo emite um sinal de controle. A fila do prefetch recebe o sinal de controle e um endereço associados com o pedido lido. Quando o endereço recebido é um membro de um teste padrão de pedidos lidos das posições de memória seqüenciais, a fila do prefetch emite um pedido do prefetch ao árbitro.