Described is a method for forming a physical layout on a chip floor for a circuit design based on a netlist. The method tentatively places each of the gates of the netlist to a physical location on the chip floor. The method then estimates potential signal integrity and reliability problems. If the placed net list is not acceptable for not being able to meet the requirements of the circuit design, the method modifies the netlist and re-places each of the gates in the modified netlist into a physical location on the chip floor. The method then re-estimates the potential signal integrity and reliability problems. The method repeats this process until the estimation to the-placed or re-placed netlist is acceptable for being able to meet the requirements of the circuit design.

É descrito um método para dar forma a uma disposição física em um assoalho da microplaqueta para um projeto de circuito baseado em um netlist. O método coloca tentatively cada uma das portas do netlist a uma posição física no assoalho da microplaqueta. O método estima então problemas potenciais da integridade e da confiabilidade de sinal. Se a lista líquida colocada não for aceitável para não poder se encontrar com as exigências do projeto de circuito, o método modifica o netlist e substitui cada uma das portas no netlist modificado em uma posição física no assoalho da microplaqueta. O método re-estima então os problemas potenciais da integridade e da confiabilidade de sinal. O método repete este processo até que o estimation ao netlist-COLOCADO ou substituído esteja aceitável para poder se encontrar com as exigências do projeto de circuito.