An address buffer includes a latch circuit, and is controlled by an internal clock signal sent from a clock buffer. A decoding circuit section for selecting a word line is formed of a predecoder and a row decoder for further decoding a decoded output from the predecoder. The predecoder has no latching function, and the row decoder has a latch circuit. A pulse generating circuit generates two timing pulses based on a clock signal CK1. The activation of the row decoder is controlled by the two timing pulses.

Ein Adresse Puffer schließt einen Verriegelung Stromkreis ein und wird durch ein internes Taktgebersignal gesteuert, das von einem Taktgeberpuffer gesendet wird. Ein Decodierung Leitungsabschnitt für das Vorwählen einer Wortlinie wird von einem predecoder und von einem Reihe Decoder für einen decodierten Ausgang vom predecoder weiter decodieren gebildet. Das predecoder hat keine verriegelnde Funktion, und der Reihe Decoder hat einen Verriegelung Stromkreis. Ein Impuls, der Stromkreis erzeugt, erzeugt zwei Timing-Impulse, die auf einem Taktgebersignal CK1 basieren. Die Aktivierung des Reihe Decoders wird durch die zwei Timing-Impulse gesteuert.