A circuit for controlling a bitline during a memory access operation is
provided. The circuit includes a plurality of sub-arrays with each
sub-array having a plurality of memory cells. Each of the memory cells is
coupled to respective bitline columns. The circuit further includes a
sensed output from one of the bitline columns, and a global bitline
coupled to a same respective bitline column of each of the plurality of
sub-arrays. Each global bitline includes a voltage swing limiter for
limiting a voltage swing of the global bitline, and an n-type transistor.
The n-type transistor has a gate, a first terminal, and a second terminal.
The gate is coupled to the sensed output, the first terminal is coupled to
the global bitline, and the second terminal is coupled to the voltage
swing limiter.
Обеспечена цепь для контролировать bitline во время деятельности доступа к памяти. Цепь вклюает множественность суб-odevaet с каждым суб-odevaet иметь множественность ячейкы памяти. Каждый из ячейкы памяти соединено к соответственно колонкам bitline. Цепь более дальнейшая вклюает воспринятый выход от одной из колонок bitline, и гловальное bitline соединенное к такой же соответственно колонке bitline каждой из множественности суб-odevaet. Каждое гловальное bitline вклюает ограничитель качания напряжения тока для ограничивать качание напряжения тока гловального bitline, и транзистор н-tipa. Транзистор н-tipa имеет строб, первый стержень, и второй стержень. Строб соединен к воспринятому выходу, первый стержень соединен к гловальному bitline, и второй стержень соединен к ограничителю качания напряжения тока.
