Methods and apparatus for enhanced timing loop are provided for a
partial-response maximum-likelihood (PRML) data channel in a direct access
storage device (DASD). An acquisition timing circuit for generating an
acquisition timing signal includes a plurality of compare functions for
receiving and comparing consecutive input signal samples on an interleave
with a threshold value. The acquisition timing circuit includes a majority
rule voting function coupled to the plurality of compare functions for
selecting a timing interleave. Tracking timing circuitry for generating a
timing error signal during a read operation includes a channel data
detector. The channel data detector receives disk signal input samples and
includes a multiple-state path memory. The tracking timing circuit
includes a low latency detector receiving disk signal input samples. A
selector function is coupled to an output of the low latency detector and
is coupled to the multiple-state path memory for selecting a state. The
selector function utilizes the low latency detector output and selects the
state of the path memory. The selector function provides a low latency
output corresponding to the selected state. The low latency output is used
for generating the timing error signal during a read operation.
Des méthodes et les appareils pour la boucle de synchronisation augmentée sont donnés pour un canal de données de la probabilité maximale de partiel-réponse (PRML) dans un dispositif de stockage d'accès direct (DASD). Un circuit de synchronisation d'acquisition pour produire d'un signal de synchronisation d'acquisition inclut une pluralité de comparent des fonctions pour recevoir et comparer les échantillons consécutifs de signal d'entrée sur une imbrication à une valeur- seuil. Le circuit de synchronisation d'acquisition inclut une majorité que la fonction de vote de règle couplée à la pluralité de comparent des fonctions pour choisir une imbrication de synchronisation. Le cheminement des circuits de synchronisation pour produire d'un signal d'erreur de synchronisation pendant une opération "lecture" inclut un détecteur de données de canal. Le détecteur de données de canal reçoit l'entrée de signal de disque prélève et inclut une mémoire de chemin d'multiple-état. Le circuit de cheminement de synchronisation inclut un bas détecteur de latence recevant des échantillons d'entrée de signal de disque. Une fonction de sélecteur est couplée à un résultat du bas détecteur de latence et est couplée à la mémoire de chemin d'multiple-état pour choisir un état. La fonction de sélecteur utilise le bas détecteur de latence produit et choisit l'état de la mémoire de chemin. La fonction de sélecteur fournit une correspondance produite basse par latence à l'état choisi. Le bas rendement de latence est employé pour produire du signal d'erreur de synchronisation pendant une opération "lecture".
