FIFO memory devices having multi-port cache and extended capacity memory devices therein with retransmit capability

   
   

A FIFO memory device includes a multi-port cache memory and an extended capacity memory (e.g., SRAM). The multi-port cache memory includes a data input port, a data output port, a first memory port that is configured to pass write data to the extended capacity memory during memory write operations and a second memory port that is configured to receive read data from the extended capacity memory during memory read operations. The multi-port cache memory includes at least a data input register and a multiplexer that is responsive to at least one path signal. The multiplexer is configured to enable a first memory path that routes first data from the second memory port to the data output port during first FIFO read operations that occur when the FIFO memory device is filled beyond a threshold level. The multiplexer is also configured to block the first memory path and enable a direct path that routes second data from the data input register to the data output port during second FIFO read operations that occur when the FIFO memory device is almost empty.

Ein Fifo größtintegriertes Speicherbauelement schließt einen Multitor Cachespeicher und ein ausgedehntes Kapazität Gedächtnis ein (z.B., SRAM). Der Multitor Cachespeicher schließt ein Dateneingabetor, einen Datenausgabebaustein, ein erstes Gedächtnistor mit ein, das zusammengebaut wird, um zu überschreiten schreiben Daten zum ausgedehnten Kapazität Gedächtnis während des Gedächtnisses schreiben Betriebe und ein zweites Gedächtnistor, das zusammengebaut wird, um gelesene Daten vom ausgedehnten Kapazität Gedächtnis während der Lesevorgaenge des Gedächtnisses zu empfangen. Der Multitor Cachespeicher schließt mindestens ein Dateneingaberegister und einen Mehrfachkoppler mit ein, der mindestens einem Wegsignal entgegenkommend ist. Der Mehrfachkoppler wird zusammengebaut, um einem ersten Gedächtnisweg zu ermöglichen, der erste Daten vom zweiten Gedächtnistor auf dem Datenausgabebaustein während der ersten Fifo Lesevorgaenge verlegt, die auftreten, wenn das Fifo größtintegrierte Speicherbauelement über einem Schwelle Niveau hinaus gefüllt wird. Der Mehrfachkoppler wird auch zusammengebaut, um den ersten Gedächtnisweg zu blockieren und einem direkten Weg zu ermöglichen, der zweite Daten vom Dateneingaberegister auf dem Datenausgabebaustein während der zweiten Fifo Lesevorgaenge verlegt, die auftreten, wenn das Fifo größtintegrierte Speicherbauelement fast leer ist.

 
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< System bus read data transfers with data ordering control bits

< Distributed computer system including a virtual disk subsystem and method for providing a virtual local drive

> Method and system for implementing variable sized extents

> Cache-flushing engine for distributed shared memory multi-processor computer systems

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