A multi-processor system includes a system bus communicating between
processors, and a bus arbiter. Responsive to a cache line invalidation
command, a processor cache conditionally casts back the cache line to a
transition cache. Based on the system response to the invalidation
command, the transition cache either discards the cast back or writes it
to main memory. The processor also converts an exclusive read command
requiring a reservation to non-exclusive if the reservation has been lost
before placing the command on the system bus. Furthermore, the transition
cache may shift memory coherency image state for a non-exclusive command,
which is waiting for data to return, if a command involving the same real
address is snooped. Responsive to a cache line request, the cache copies
that cache line to the transition cache and updates cache line state. The
transition cache holds the cache line pending system response.
Система мультипроцессора вклюает шину системы связывая между обработчиками, и арбитра шины. Отзывчиво к команде invalidation линии тайника, тайник обработчика условно бросает назад линию тайника к тайнику перехода. Я основан на реакции системы к команде invalidation, тайник перехода или сбрасывает бросание назад или пишет его к главной памяти. Обработчик также преобразовывает исключительную прочитанную команду требуя ресервирования к non-exclusive если ресервирование было потеряно перед устанавливать команду на шине системы. Furthermore, тайник перехода может перенести положение изображения сцепления памяти для non-exclusive команды, которая ждет данные для того чтобы возвратить, если команда включая такой же реальный адрес snooped. Отзывчиво к запросу линии тайника, тайник копирует ту линию тайника к тайнику перехода и уточнения прячут положение в тайнике линии. Тайник перехода держит реакцию системы линии тайника ожидающую решения.