A method to fabricate a 1T-RAM device, comprising the following steps. A
semiconductor substrate having an access transistor area and an exposed
bottom plate within a capacitor area proximate the access transistor area
is provided. A gate with an underlying gate dielectric layer within the
access transistor area are formed. The gate and underlying gate dielectric
layer having sidewall spacers formed over their respective exposed side
walls. A top plate with an underlying capacitor layer over the bottom
plate within the capacitor area are formed. The top plate and underlying
capacitor layer having sidewall spacers formed over their respective
exposed side walls. A patterned resist protect oxide (RPO) layer is formed
over at least the drain of the structure not to be silicided. Metal
silicide portions are formed over the structure not protected by the RPO
layer.
Um método para fabricar um dispositivo da 1T-RAM, compreendendo as seguintes etapas. Uma carcaça do semicondutor que tem uma área do transistor do acesso e uma placa inferior exposta dentro de uma área do capacitor proximate a área do transistor do acesso é fornecida. Uma porta com uma camada dieléctrica da porta subjacente dentro da área do transistor do acesso é dada forma. A porta e a camada dieléctrica da porta subjacente que tem os espaçadores do sidewall dados forma sobre suas paredes laterais expostas respectivas. Uma placa superior com uma camada subjacente do capacitor sobre a placa inferior dentro da área do capacitor é dada forma. A placa superior e o capacitor subjacente mergulham ter os espaçadores do sidewall dados forma sobre suas paredes laterais expostas respectivas. Modelado resiste protege a camada do óxido (RPO) é excesso dado forma ao menos que o dreno da estrutura a não ser silicided. As parcelas do silicide do metal são dadas forma sobre a estrutura não protegida pela camada de RPO.
