In a programmable logic device having dedicated multiplier circuitry, some
of the scan chain registers normally used for testing the device are
located adjacent input registers of the multipliers. Those scan chain
registers are ANDed with the input registers, and can be loaded with
templates of ones and zeroes. This allows, e.g., subset multiplication if
the least significant bits are loaded with zeroes and the remaining bits
are loaded with ones. The multipliers preferably are arranged in blocks
with other components, such as adders, that allow them to be configured
as finite impulse response (FIR) filters. In such configurations, the
scan chain registers can be used to load filter coefficients, avoiding
the use of scarce logic and routing resources of the device.
In einem programmierbaren Digitalbaustein, der Vervielfacherschaltkreis eingeweiht wird, sind einige der Scan-Kette Register, die normalerweise für die Prüfung der Vorrichtung benutzt werden, lokalisierte angrenzende Eingang Register der Vervielfacher. Jene Scan-Kette Register sind ANDed mit den Eingang Registern und können mit Schablonen von einen und von null geladen werden. Dieses erlaubt z.B. Teilmenge Vermehrung, wenn die wenigen bedeutenden Spitzen mit null geladen werden und die restlichen Spitzen mit einen geladen werden. Die Vervielfacher vorzugsweise werden in den Blöcken mit anderen Bestandteilen, wie Additionsmaschinen geordnet, die erlauben, daß sie als begrenzte Filter des Antriebwarte (TANNE) zusammengebaut werden. In solchen Konfigurationen können die Scan-Kette Register benutzt werden, um die Filterkoeffizienten zu laden, den Gebrauch von knapper Logik vermeiden und Betriebsmittel der Vorrichtung verlegen.
