A bus performance monitoring mechanism for systems on a chip (SOC) is
disclosed. The system comprises a muxing logic adapted to be coupled to a
plurality of master devices, a plurality of slave devices, a plurality of
generic signals and a plurality of control signals. The monitoring
mechanism includes a plurality of control registers coupled to the muxing
logic to allow for the selection of master, slave, generic and pipeline
stage events to be counted. Finally, the monitoring mechanism includes
synchronizing logic coupled to the plurality of registers for providing
and receiving synchronizing signals to and from the monitors coupled
thereto to allow for scalability. The scalable on-chip bus performance
monitoring system in accordance with the present invention performs
on-chip bus monitoring within a SOC implementation, while eliminating the
pitfalls as described above. Through a minimalistic design approach,
scalability is easily accomplished through the concept of using multiple
monitor instances of these monitoring mechanisms within an SOC design
while maintaining synchronization among them. Should an SOC design
increase in size, scalability is achieved by simply adding additional
monitor instance(s). The multiple monitor instances could then be
connected in a "lego-like" fashion, allowing each to operate
independently, or concurrently with one another via a scalable
synchronization technique. For these designs where multiple monitor
instances may be required, this enhances wireability by allowing the SOC
designer to scatter the monitor instance locations virtually anywhere
within the smaller areas of unused chip space, and simply wire the
synchronization signals among the monitor instances to allow for
synchronous operation.
Eine Busleistungskontrolleeinheit für Systeme auf einem Span (Soc) wird freigegeben. Das System enthält eine muxing Logik, die angepaßt wird, zu einer Mehrzahl der Vorlagenvorrichtungen, zu einer Mehrzahl der Sklavenvorrichtungen, zu einer Mehrzahl der generischen Signale und zu einer Mehrzahl der Steuersignale verbunden zu werden. Die überwacheneinheit schließt eine Mehrzahl der Steuerregister ein, die zur muxing Logik verbunden werden, um die Vorwähler gezählt zu werden der Haupt-, Sklave, generischenund Rohrleitungstadium Fälle zuzulassen. Schließlich schließt die überwacheneinheit das Synchronisieren von von Logik verbunden zur Mehrzahl der Register für das Zur Verfügung stellen und das Empfangen der Signalsynchronisierungen nach und von den Monitoren ein, die dazu verbunden werden, um scalability zuzulassen. Das scalable Aufspan Bus-Leistungskontrollesystem in Übereinstimmung mit der anwesenden Erfindung führt den Aufspan Bus durch, der innerhalb einer Soc Implementierung überwacht, beim Beseitigen der Gefahren, wie oben beschrieben. Durch eine minimalistic Designannäherung wird scalability leicht durch das Konzept des Verwendens der mehrfachen Monitorfälle dieser überwacheneinheiten innerhalb eines Soc Designs beim Beibehalten von von Synchrounisierung unter ihnen vollendet. Wenn eine Soc Zunahme der Größe entwirft, wird scalability erzielt, indem man einfach zusätzliches Monitor instance(s) addiert. Die mehrfachen Monitorfälle konnten in dann angeschlossen werden "lego-wie" Art und Weise und jedes unabhängig funktionieren lassen oder übereinstimmend mit eine andere über eine scalable Synchrounisierung Technik. Für diese Designs, in denen mehrfache Monitorfälle erfordert werden können, erhöht dieses wireability, indem es dem Soc Entwerfer erlaubt, die Monitorfallpositionen innerhalb der kleineren Bereiche des unbenutzten Spanraumes praktisch überall zu zerstreuen, und verdrahtet einfach die Synchronisiermeldungen unter den Monitorfällen, Gleichlaufbetrieb zuzulassen.
