A memory array decoder organization readily interfaces to array lines
having extremely dense pitch, and in particular interfaces to extremely
dense array lines of a three-dimensional memory array. In an exemplary
embodiment, a multi-headed decoder includes a group of array line driver
circuits associated with a single decode node. Each array line driver
circuit couples its associated array line through a first device to an
associated upper bias node which is generated to convey either a selected
bias condition or an unselected bias condition thereon appropriate for the
array line. Each array line driver circuit also couples its associated
array line through a second device to an associated lower bias node which
is generated to convey an unselected bias condition appropriate for the
array line. The array line driver circuits for several different decode
nodes may be physically arranged in one or more banks.
Организация дешифратора блока памяти готово взаимодействует для того чтобы одеть линии имея весьма плотный тангаж, и в частности взаимодействует к весьма плотным линиям блока трехмерного блока памяти. В примерное воплощение, мулти-vozglavlenny1 дешифратор вклюает группу в составе водитель линии блока, котор цепи связанные с одиночной расшифровывают узел. Каждая цепь водителя линии блока соединяет свою associated линию блока через первое приспособление к associated верхнему косому узлу произведен для того чтобы транспортировать или выбранное косое состояние или unselected косое условие thereon соотвествующие для линии блока. Каждая цепь водителя линии блока также соединяет свою associated линию блока через второе приспособление к associated более низкому косому узлу произведен для того чтобы транспортировать unselected косое условие соотвествующее для линии блока. Водитель линии блока, котор цепи для несколько по-разному расшифровывают узлы может физическ быть аранжирован в one or more кренах.
