Digital PLL with gear shift

   
   

A PLL synthesizer (100) includes a gear-shifting scheme of the PLL loop gain constant, .alpha.. During frequency/phase acquisition, a larger loop gain constant, .alpha..sub.1 is used such that the resulting phase error is within limits. After the frequency/phase gets acquired, the developed phase error, which is a rough indication of the frequency offset is in a steady-state condition. While transitioning into the tracking mode, the DC offset is added to the DCO tuning signal preferably the DC offset is added to the phase error signal and the loop constant is reduced from .alpha..sub.1 to .alpha..sub.2. This scheme provides for hitless operation, while requiring a low dynamic range of the phase detector (101).

Um synthesizer de PLL (100) inclui um esquema do gear-shifting da constante de ganho do laço de PLL, alpha.. Durante a aquisição de frequency/phase, uma constante de ganho maior do laço, alpha..sub.1 é usada tais que o erro de fase resultante está dentro dos limites. Depois que o frequency/phase começa adquirido, o erro de fase desenvolvido, que é uma indicação áspera do offset da freqüência está em uma condição de estado estacionário. Ao transitioning na modalidade seguindo, o offset da C.C. é adicionado ao sinal ajustando de DCO preferivelmente o offset da C.C. está adicionado ao sinal do erro de fase e a constante do laço é reduzida do alpha..sub.1 ao alpha..sub.2. Este esquema fornece para a operação hitless, ao reque uma escala dinâmica baixa do detetor da fase (101).

 
Web www.patentalert.com

< Method and apparatus for reproducing timing, and a demodulating apparatus that uses the method and apparatus for reproducing timing

< Voice and data exchange over a packet based network with timing recovery

> Communications interface and floating devices including such an interface

> Programmable I/O element circuit for high speed logic devices

~ 00161