Memory hierarchy reconfiguration for energy and performance in general-purpose processor architectures

   
   

A cache and TLB layout and design leverage repeater insertion to provide dynamic low-cost configurability trading off size and speed on a per application phase basis. A configuration management algorithm dynamically detects phase changes and reacts to an application's hit and miss intolerance in order to improve memory hierarchy performance while taking energy consumption into consideration.

Un escondrijo y la disposición y el diseño de TLB leverage la inserción del repetidor para proporcionar la flexibilidad de configuración barata dinámica que negocia de tamaño y de velocidad en a por base de la fase del uso. Un algoritmo de la gerencia de la configuración detecta dinámicamente cambios de la fase y reacciona al golpe de un uso y a la intolerancia de la falta para mejorar funcionamiento de la jerarquía de la memoria mientras que toma la consumo de energía en la consideración.

 
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