Vertical nanotube transistor and process for fabricating the same

   
   

A vertical nanotube transistor and a process for fabricating the same. First, a source layer and a catalyst layer are successively formed on a substrate. A dielectric layer is formed on the catalyst layer and the substrate. Next, the dielectric layer is selectively removed to form a first dielectric mesa, a gate dielectric layer spaced apart from the first dielectric mesa by a first opening, and a second dielectric mesa spaced apart from the gate dielectric layer by a second opening. Next, a nanotube layer is formed in the first opening. Finally, a drain layer is formed on the nanotube layer and the first dielectric mesa, and a gate layer is formed in the second opening. The formation position of the nanotubes can be precisely controlled.

Μια κάθετη κρυσταλλολυχνία nanotube και μια διαδικασία για το ίδιο πράγμα. Κατ' αρχάς, ένα στρώμα πηγής και ένα στρώμα καταλυτών διαμορφώνονται διαδοχικά σε ένα υπόστρωμα. Ένα διηλεκτρικό στρώμα διαμορφώνεται στο στρώμα καταλυτών και το υπόστρωμα. Έπειτα, το διηλεκτρικό στρώμα αφαιρείται επιλεκτικά για να διαμορφώσει ένα πρώτο διηλεκτρικό mesa, ένα διηλεκτρικό στρώμα πυλών που χωρίζεται κατά διαστήματα εκτός από το πρώτο διηλεκτρικό mesa με ένα πρώτο άνοιγμα, και ένα δεύτερο διηλεκτρικό mesa που χωρίζεται κατά διαστήματα εκτός από το διηλεκτρικό στρώμα πυλών με ένα δεύτερο άνοιγμα. Έπειτα, ένα στρώμα nanotube διαμορφώνεται στο πρώτο άνοιγμα. Τέλος, ένα στρώμα αγωγών διαμορφώνεται στο στρώμα nanotube και το πρώτο διηλεκτρικό mesa, και ένα στρώμα πυλών διαμορφώνεται στο δεύτερο άνοιγμα. Η θέση σχηματισμού των nanotubes μπορεί να ελεγχθεί ακριβώς.

 
Web www.patentalert.com

< Direct printing of thin-film conductors using metal-chelate inks

< Fully depleted silicon-on-insulator CMOS logic

> Passivated nanoparticles, method of fabrication thereof, and devices incorporating nanoparticles

> Method of improving electroluminescent efficiency of a MOS device by etching a silicon substrate thereof

~ 00150