Configurable fast clock detection logic with programmable resolution

   
   

An apparatus comprising a first logic circuit and a second logic circuit. The first logic circuit may comprise one or more counters and may be configured to synchronize a plurality of input clock signals. The second logic circuit may be configured to detect and present a faster clock signal of the synchronized clock signals.

Een apparaat bestaand uit een eerste logicakring en uit een tweede logicakring. De eerste logicakring kan uit één of meerdere tellers bestaan en kan worden gevormd om een meerderheid van de signalen van de inputklok te synchroniseren. De tweede logicakring kan worden gevormd om een sneller kloksignaal van de gesynchroniseerde kloksignalen te ontdekken en voor te stellen.

 
Web www.patentalert.com

< Method and apparatus for supporting physical layer link-suspend operation between network nodes

< Method of identifying network layer PDU

> High speed digital counters

> Fault tolerant, state-compatible computer system and method

~ 00143