Bus precharge during a phase of a clock signal to eliminate idle clock cycle

   
   

A system includes a bus and a circuit for precharging the bus. The circuit may be coupled to receive a clock signal associated with the bus, and may be configured to precharge a bus during an interval of the period of the clock signal, the interval being between a first edge (rising or falling) and the subsequent edge (falling or rising). A second interval within the period and excluding the interval may be used to perform a bus transfer. In this manner, both precharging and transfer may be performed in the same clock cycle. Bandwidth of the bus may be improved since transfers may occur each clock cycle, rather than having a non-transfer clock cycle for precharging.

Un sistema include un bus e un circuito per il precaricamento del bus. Il circuito può coppia per ricevere un segnale dell'orologio connesso con il bus e può essere configurato per precaricare un bus durante l'intervallo del periodo del segnale dell'orologio, l'intervallo che sono fra un primo bordo (aumentando o cadendo) ed il bordo successivo (che cade o che aumenta). Un secondo intervallo all'interno del periodo e dell'escludere l'intervallo può essere usato per effettuare un trasferimento del bus. In questo modo, il precaricamento ed il trasferimento entrambi possono essere effettuati nello stesso ciclo di orologio. La larghezza di banda del bus può essere migliorata poiché i trasferimenti possono accadere ogni ciclo di orologio, piuttosto che avendo non-trasferisca il ciclo di orologio per precaricare.

 
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