In a multiprocessor system of a main memory shared type having a plurality
of nodes connected each other through signal lines; each of the plurality
of nodes includes CPUs having caches therein, a main memory, and a node
controller for performing communication control between the CPUs, main
memory and ones of the nodes other than its own node. The node controller
has a communication controller for controlling communication interface
between the plurality of nodes, a crossbar for determining a processing
sequence of memory access issued from at least one of the plurality of
nodes to be directed to the main memories of the plurality of nodes, and
crossbar controller for making valid or invalid the crossbar.
En multiprocesador un sistema de una memoria central compartió el tipo que tenía una pluralidad de nodos se conectó a través de líneas de señales; cada uno de la pluralidad de nodos incluye CPUs que tiene escondrijos en esto, una memoria central, y un regulador del nodo para realizar control de comunicación entre el CPUs, la memoria central y las que esta' de los nodos con excepción de su propio nodo. El regulador del nodo tiene un regulador de comunicación para el interfaz de comunicaciones que controla entre la pluralidad de nodos, una barra transversal para determinar una secuencia de proceso del acceso de memoria publicada por lo menos de una de la pluralidad de nodos que se dirigirán a las memorias centrales de la pluralidad de nodos, y regulador de la barra transversal para hacer válido o invalid la barra transversal.
