Disclosed is a device comprising a core processing circuit coupled to a
single memory array which is partitioned into at least a first portion as
a cache memory of the core processing circuit, and a second portion as a
memory accessible by the one or more data transmission devices through a
data bus independently of the core processing circuit.
Se divulga un dispositivo que abarca una base que procesa el circuito juntado a un solo arsenal de la memoria que se reparta en por lo menos una primera porción como memoria de escondrijo de la base que procesa el circuito, y a una segunda porción como memoria accesible por los unos o más dispositivos de transmisión de datos a través de un ómnibus de datos independientemente de la base que procesa el circuito.
