Cache system with limited number of tag memory accesses

   
   

The present invention is a cache system comprising a data memory for storing data in an external memory, and a tag memory for storing address information for data held in the data memory and a valid data bit indicating whether data controlled by the address information is valid; wherein the address information in the tag memory commonly controls a plurality of data items with consecutive addresses; wherein reading from tag memory is prohibited in a case where an address to be accessed corresponds to data controlled by address information in tag memory that matches a preceding address to be accessed; and wherein tag memory is read and a cache hit determination is performed in a case where the address to be accessed corresponds to data controlled by address information in tag memory that does not match the preceding address to be accessed.

La présente invention est un système de cachette comportant une mémoire de données pour stocker des données dans une mémoire externe, et une mémoire d'étiquette pour stocker l'information d'adresse pour des données contenues dans la mémoire de données et un bit d'informations valide indiquant si les données commandées par l'information d'adresse sont valides ; où l'information d'adresse dans la mémoire d'étiquette commande généralement une pluralité de données élémentaires avec des adresses consécutives ; où la lecture de la mémoire d'étiquette est interdite dans un cas où une adresse consulter correspond aux données commandées par l'information d'adresse dans la mémoire d'étiquette qui assortit une adresse précédente à consulter ; et où de la mémoire d'étiquette est lue et une détermination de présence dans l'antémémoire est effectuée dans un cas où l'adresse consulter correspond aux données commandées par l'information d'adresse dans la mémoire d'étiquette qui n'assortit pas l'adresse précédente à consulter.

 
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