A memory cell for a memory array in a folded bit line configuration. The
memory cell includes an access transistor formed in a pillar of single
crystal semiconductor material. The access transistor has first and second
source/drain regions and a body region that are vertically aligned. The
access transistor further includes a gate coupled to a wordline disposed
adjacent to the body region. The memory cell also includes a passing
wordline that is separated from the gate by an insulator for coupling to
other memory cells adjacent to the memory cell. The memory cell also
includes a trench capacitor. The trench capacitor includes a first plate
that is formed integral with the first source/drain region of the access
transistor. The trench capacitor also includes a second plate that is
disposed adjacent to the first plate and separated from the first plate by
a gate oxide.
Una cellula di memoria per un allineamento di memoria in una linea piegata configurazione della punta. La cellula di memoria include un transistore di accesso formato in una colonna del materiale a semiconduttore del monocristallo. Il transistore di accesso ha in primo luogo e seconde regioni di source/drain e una regione del corpo che sono state allineate verticalmente. Il transistore di accesso ulteriore include un cancello accoppiato ad un wordline disposto di adiacente alla regione del corpo. La cellula di memoria inoltre include un wordline passante che è separato dal cancello da un isolante per l'accoppiamento ad altre cellule di memoria adiacente alla cellula di memoria. La cellula di memoria inoltre include un condensatore della trincea. Il condensatore della trincea include una prima piastra che è integrale formato con la prima regione di source/drain del transistore di accesso. Il condensatore della trincea inoltre include una seconda piastra che è disposta di adiacente alla prima piastra ed è separata dalla prima piastra da un ossido del cancello.
