A computer architecture to process load instructions by allowing multiple
mappings between logical registers and the same physical register is
disclosed. The computer architecture includes a processor having a
physical registers. The processor also includes a decoder to decode a load
instruction that names a destination logical register. The processor also
includes a register allocation table to map the destination logical
register to a physical register within the plurality of physical
registers. If the load instruction is predicted to collide with a prior
load instruction that names a destination logical register, then the
register allocation table maps the destination logical register to the
physical register allocated to the first load instruction.
Une architecture d'ordinateur pour traiter des instructions de charge en permettant les tracés multiples entre les registres logiques et le même registre physique est révélée. L'architecture d'ordinateur inclut un processeur ayant des registres d'un examen médical. Le processeur inclut également un décodeur pour décoder une instruction de charge qui appelle une destination registre logique. Le processeur inclut également une table d'attribution de registre pour tracer le registre logique de destination à un registre physique dans la pluralité de registres physiques. Si l'instruction de charge est prévue de se heurter une instruction antérieure de charge qui appelle une destination registre logique, alors la table d'attribution de registre trace le registre logique de destination au registre physique assigné à la première instruction de charge.
