The invention provides a structure that does not employ complicated and
large-scale control circuits or control memory, minimizes the circuits for
real time processing, and allows the use of refresh memory. The invention
provides a test clock (8-1) comprising a data processing apparatus (1-1)
provided for each electrode pin of the measured device (11), a memory
(2-1) that carries out reading and writing of the test pattern data and
the like, a first-in-first-out element (4-1) that executes queue
processing of the data read out from the memory, a delay circuit (5-1)
that delays the output signal of the first-in-first-out element, and a
measured device driver (6-1) that inputs into the electrode pin the output
signal of the delay circuit, and in which the data processing apparatus
(1-1) of adjacent test blocks are connected into a loop via the
input-output circuit (3-1).
La invención proporciona una estructura que no emplee los circuitos de control o memoria complicados y en grande del control, reduce al mínimo los circuitos para el proceso en tiempo real, y permite el uso de restaura memoria. La invención proporciona un reloj de la prueba (8-1) que abarca un aparato de proceso de datos (1-1) proporcionado para cada perno del electrodo del dispositivo medido (11), una memoria (2-1) que realice la lectura y la escritura de los datos del patrón de prueba y de los similares, un elemento del fifo (4-1) que ejecute el proceso de la coleta de los datos leídos hacia fuera en la memoria, retrasa el circuito (5-1) que retrasa la señal de salida del elemento del fifo, y un driver de dispositivo medido (6-1) ese las entradas en el electrodo fija la señal de salida del retrasa el circuito, y en cuál el aparato de proceso de datos (1-1) adyacente de la prueba los bloques están conectados en un lazo vía el circuito de la entrada-salida (3-1).
