A clock forwarding scheme for use in a system comprising a plurality of
communications links, each link configured to transmit data packets and a
forwarded clock from a transmitting device to a receiving device. The
required delay in the forwarded clock signal is generated at the
transmitting device by adding tuning etch to the signal path for the
forwarded clock signal prior to transmission of the forwarded clock signal
and data packets. The source device preferably has at least two clock
output pins to deliver two synchronous clock signals off the device and at
least two clock input pins to receive the clock signals. One of the two
clock signals is delayed with respect to the other via a longer conduction
path. The delayed clock signal is used to trigger logic to transmit the
forwarded clock signal. The undelayed clock signal is used to trigger
logic to transmit data bits.
Ein Taktgeberversendenentwurf für Gebrauch in einem System, das eine Mehrzahl von den Kommunikationsverbindungen, von jeder Verbindung zusammengebaut, um Datenpakete und einen nachgeschickten Taktgeber von einer übertragenden Vorrichtung einer empfangenden Vorrichtung überzumitteln enthält. Erfordert verzögert im nachgeschickten Taktgebersignal wird erzeugt an der übertragenden Vorrichtung, indem es abstimmende Ätzung dem Signalweg für das nachgeschickte Taktgebersignal vor Getriebe der nachgeschickten Taktgebersignal- und -datenpakete hinzufügt. Die Quellvorrichtung hat vorzugsweise mindestens zwei Taktausgangstifte, zum von von zwei synchronen Taktgebersignalen weg von der Vorrichtung zu liefern und mindestens zwei Takteingangstifte, die Taktgebersignale zu empfangen. Eins der zwei Taktgebersignale wird in Bezug auf das andere über einen längeren Übertragung Weg verzögert. Das verzögerte Taktgebersignal wird, Logik auszulösen, um das nachgeschickte Taktgebersignal zu übertragen benutzt. Undelayed Taktgebersignal wird verwendet, Logik auszulösen, um Informationsbits zu übertragen.
