Method for programming a three-dimensional memory array incorporating serial chain diode stack

   
   

A three-dimensional memory array includes a plurality of rail-stacks on each of several levels forming alternating levels of X-lines and Y-lines for the array. Memory cells are formed at the intersection of each X-line and Y-line. The memory cells of each memory plane are all oriented in the same direction relative to the substrate, forming a serial chain diode stack. In certain embodiments, row and column circuits for the array are arranged to interchange function depending upon the directionality of memory cells in the selected memory plane. High-voltage drivers for the X-lines and Y-lines are each capable of passing a write current in either direction depending on the direction of the selected memory cell. A preferred bias arrangement reverse biases only unselected memory cells within the selected memory plane, totaling approximately N.sup.2 memory cells, rather than approximately 3N.sup.2 memory cells as with prior arrays.

Un arsenal tridimensional de la memoria incluye una pluralidad de carril-apila en cada uno de varios niveles que forman niveles que se alternan de X-li'neas y de Y-li'neas para el arsenal. Las células de memoria se forman en la intersección de cada X-li'nea y Y-li'nea. Las células de memoria de cada plano de la memoria todas se orientan en la misma dirección concerniente al substrato, formando un apilado de diodo de cadena serial. En ciertas encarnaciones, la fila y los circuitos de la columna para el arsenal se arreglan para intercambiar la función dependiendo de la direccionalidad de las células de memoria en el plano seleccionado de la memoria. Los conductores de alto voltaje para las X-li'neas y las Y-li'neas son cada uno capaces de pasar una corriente de escribir en cualquier dirección dependiendo de la dirección de la célula de memoria seleccionada. Células del arreglo diagonal de una memoria no seleccionadas reversas preferidas de los diagonales solamente dentro del plano seleccionado de la memoria, sumando aproximadamente las células de memoria N.sup.2, más bien que las células de memoria aproximadamente 3N.sup.2 como con órdenes anteriores.

 
Web www.patentalert.com

< Nonvolatile semiconductor memory device

< Memory management in a data processing system

> MRAM and access method thereof

> Designs of reference cells for magnetic tunnel junction (MTJ) MRAM

~ 00117