For testing, a reference clock signal is applied to a first delay path
having a fixed delay and a second delay path having a variable delay. The
delay paths are connected to inputs of a clocked circuit to initiate data
transfer and they apply a clock signal and a data signal, respectively.
The variable delay is set within the range [t.sub.F -n.DELTA.t/2; t.sub.F
+n.DELTA.t/2]. The fixed delay t.sub.F is at least n.DELTA.t/2. For
calibration, the setting range of the variable delay and the fixed delay
are each increased to the k-fold value and the variable delay is
incremented in steps from n=0 until three phase changes are detected. The
value of n at the first phase cycle completion corresponds to the variable
delay for the set-up time and the value of n at the third phase cycle
completion corresponds to the variable delay for the hold time.
Per la prova, un segnale dell'orologio di riferimento è applicato ad un primo fa ritardare il percorso che ha un fisso fa ritardare e un secondo fa ritardare il percorso che ha un variabile fa ritardare. Fa ritardare i percorsi sono collegati agli input di un circuito cronometrato per iniziare il trasferimento di dati ed applicano un segnale dell'orologio ed i dati segnalano, rispettivamente. Il variabile fa ritardare è regolato all'interno della gamma [ t.sub.F - n.DELTA.t/2; t.sub.F +n.DELTA.t/2 ]. Il fisso fa ritardare t.sub.F è almeno n.DELTA.t/2. Per la calibratura, la gamma di regolazione della variabile fa ritardare ed il fisso fa ritardare è ciascuno aumentato al K-piega il valore ed il variabile fa ritardare incremented ai punti da n=0 fino a rilevare tre cambiamenti di fase. Il valore di n al primo completamento del ciclo di fase corrisponde al variabile fa ritardare per il tempo di messa a punto ed il valore di n al terzo completamento del ciclo di fase corrisponde al variabile fa ritardare per il tempo di stretta.
