A memory device includes a memory node (1) to which charge is written
through a tunnel barrier configuration (2) from a control electrode (9).
The stored charge effects the conductivity of a source/drain path (4) and
data is read by monitoring the conductivity of the path. The charge
barrier configuration comprises a multiple tunnel barrier configuration,
which may comprise alternating layers (16) of polysilicon of 3 nm
thickness and layers (15) of Si.sub.3 N.sub.4 of 1 nm thickness, overlying
polycrystalline layer of silicon (1) which forms the memory node.
Alternative barrier configurations (2) are described, including a Schottky
barrier configuration, and conductive nanometer scale conductive islands
(30, 36, 44), which act as the memory node, distributed in an electrically
insulating matrix.
Un bloc de mémoires inclut un noeud de mémoire (1) auquel la charge est écrite par une configuration de barrière de tunnel (2) d'une électrode de commande (9). La charge stockée effectue la conductivité d'un chemin de source/drain (4) et des données sont lues en surveillant la conductivité du chemin. La configuration de barrière de charge comporte une configuration multiple de barrière de tunnel, qui peut comporter des couches alternatives (16) de polysilicon d'épaisseur de 3 nm et des couches (15) de Si.sub.3 N.sub.4 de 1 épaisseur de nm, couche polycristalline sus-jacente de silicium (1) qui forme le noeud de mémoire. Des configurations alternatives de barrière (2) sont décrites, y compris une configuration de barrière de Schottky, et les îles conductrices de balance conductrice de nanomètre (30, 36, 44), qui agissent en tant que noeud de mémoire, distribuées dans une matrice électriquement isolante.
