In an embodiment, a pipelined digital signal processor (DSP) may generate a
valid bit in an alignment stage. The valid bit may be qualified in a
decode stage in response to receiving a stall signal and/or a kill signal.
The valid bit output from the decode stage may be stored in a latch in an
address calculation (AC) stage. The valid bit may be held in the latch by
a latch enable circuit in response to receiving a stall signal. The valid
bit output from the latch may be qualified in the AC stage. The circuit in
the AC stage including the latch, the latch enable circuit, and a valid
bit qualifier may be repeated in downstream pipeline stages, for example,
the execution stages.
In een belichaming, kan een in een pijpleiding vervoerde digitaal signaalbewerker (DSP) een geldig beetje in een groeperingsstadium produceren. Het geldige beetje kan in worden gekwalificeerd decodeert stadium in antwoord op het ontvangen van een boxsignaal en/of een dodensignaal. De geldige beetjeoutput van decodeert stadium kan in een klink in een stadium van de adresberekening worden opgeslagen (AC). Het geldige beetje kan in de klink door een klink worden gehouden toelaat kring in antwoord op het ontvangen van een boxsignaal. De geldige beetjeoutput van de klink kan in het AC stadium worden gekwalificeerd. De kring in het AC stadium met inbegrip van de klink, de klink laat kring toe, en een geldig beetjebepalend woord kan in stroomafwaartse pijpleidingsstadia worden herhaald, bijvoorbeeld, de uitvoeringsstadia.
