A parallel in serial out (PISO) circuit for converting inputted parallel
data bits into a corresponding serial data is disclosed. In the case where
the inputted parallel data bits is four, the PISO circuit includes a first
latch group, which is provided with four flip-flops, for latching
respectively the four data bits at the four flip-flops in synchronism with
a clock of 50 MHz. A first selector group is further provided which
includes two selectors each of which selectively receives two different
data bits latched at the first latch group and each of which outputs
sequentially the received two different data bits in synchronism with the
clock of 50 MHz. A second latch group, which follows the first selector
group, is provided with two flip-flops for latching the two data bits
outputted form the two selectors of the first selector group in
synchronism with a clock of 100 MHz. The PISO circuit further has a single
selector selectively receiving the two data bits latched at the second
latch group in synchronism with the clock of 100 MHz. A flip-flop, which
is preceded by the single selector, latches the data bit outputted for the
single selector in synchronism with a clock of 200 MHx. Thus, the four
data bits inputted in parallel to the PISO circuit is converted into the
corresponding serial data.
Eine Ähnlichkeit in der Serie aus Stromkreis (PISO) für das Umwandeln der eingegebenen parallelen Informationsbits in entsprechende Seriendaten wird freigegeben. Im Fall, in dem die eingegebenen parallelen Informationsbits vier ist, schließt der PISO Stromkreis eine erste Verriegelung Gruppe, die mit vier Flip-Flops versehen wird, für das Verriegeln beziehungsweise der vier Informationsbits an den vier Flip-Flops im Synchronismus mit einem Taktgeber von 50 MHZ ein. Eine erste Wählgruppe wird weiter zur Verfügung gestellt, welches zwei Vorwahl von denen jeder selektiv zwei unterschiedliche Informationsbits empfängt, die an der ersten Verriegelung Gruppe verriegelt werden und jeden miteinschließt, von dem der Reihe nach die empfangenen zwei unterschiedlichen Informationsbits im Synchronismus mit dem Taktgeber von 50 MHZ ausgibt. Eine zweite Verriegelung Gruppe, die der ersten Wählgruppe folgt, wird mit zwei Flip-Flops für das Verriegeln der zwei Informationsbits outputted Form die zwei Vorwahl der ersten Wählgruppe im Synchronismus mit einem Taktgeber von 100 MHZ versehen. Der PISO Stromkreis, der weiter ist, hat einen einzelnen Vorwahl, die zwei Informationsbits selektiv zu empfangen, die an der zweiten Verriegelung Gruppe im Synchronismus mit dem Taktgeber von 100 MHZ verriegelt werden. Ein Flip-Flop, der vom einzelnen Vorwahl vorangegangen wird, verriegelt das Informationsbit outputted für den einzelnen Vorwahl im Synchronismus mit einem Taktgeber von 200 MHx. So wird die vier Informationsbits, die in der Ähnlichkeit zum PISO Stromkreis eingegeben werden, in die entsprechenden Seriendaten umgewandelt.
