Disclosed is an integrated circuit that includes clock generation circuitry
which generates a master clock signal and at least one other clock signal.
The master clock signal and the other clock signal are transmitted through
a clock distribution tree to a circuit component. In a default mode, the
circuit component receives the master clock signal at a first component
block to create a first time domain for the first component block and
receives the other clock signal at a second component block to create a
second time domain for the second component block. Bypass logic creates a
bypass path to allow the second component block to receive the master
clock signal such that the clock domain of the second component block is
the same as the clock domain of the first component block such that
signals can be transferred between the clock domains with reduced latency.
Gegeben eine integrierte Schaltung frei, die Takterzeugung Schaltkreis miteinschließt, der ein Taktgebersignal und mindestens ein anderes Taktgebersignal erzeugt. Das Taktgebersignal und das andere Taktgebersignal werden durch einen Taktverteilung Baum einem Stromkreisbestandteil übermittelt. In einer Standardart empfängt der Stromkreisbestandteil das Taktgebersignal an einem ersten Teilblock, ein Gebiet des ersten Males für den ersten Teilblock zu verursachen und empfängt das andere Taktgebersignal an einem zweiten Teilblock, ein Malgebiet für den zweiten Teilblock zu verursachen. Überbrückung Logik stellt einen Überbrückung Weg her, um den zweiten Teilblock das Taktgebersignal empfangen zu lassen so, daß das Taktgebergebiet des zweiten Teilblockes dasselbe wie das Taktgebergebiet des ersten Teilblockes so ist, daß Signale zwischen die Taktgebergebiete mit verringerter Latenz gebracht werden können.
