Ferroelectric memory device and method of forming the same

   
   

A ferroelectric memory device along with a method of forming the same are provided. A first interlayer insulating layer is formed on a semiconductor substrate. A buried contact structure is formed on the first interlayer insulating layer. The buried contact structure is electrically connected to the substrate through a first contact hole extending through the first interlayer insulating layer. A blocking layer covers or encapsulates the buried contact structure and the first interlayer insulating layer. A second interlayer insulating layer is formed on the blocking layer. A ferroelectric capacitor formed on the second interlayer insulating layer and is electrically connected to the buried contact structure through a second contact hole that penetrates the second interlayer insulating layer and the blocking layer.

Een ferroelectric geheugenapparaat samen met een methode om het zelfde wordt te vormen verstrekt. Een eerste tussenlaag het isoleren laag wordt gevormd op een halfgeleidersubstraat. Een begraven contactstructuur wordt gevormd op de eerste tussenlaag het isoleren laag. De begraven contactstructuur wordt elektrisch met het substraat door een eerste contactgat verbonden dat zich door de eerste tussenlaag het isoleren laag uitbreidt. Een het blokkeren laag behandelt of kapselt de begraven contactstructuur en de eerste tussenlaag het isoleren laag in. Een tweede tussenlaag het isoleren laag wordt gevormd op de het blokkeren laag. Een ferroelectric condensator vormde zich op de tweede tussenlaag het isoleren laag en wordt elektrisch verbonden met de begraven contactstructuur door een tweede contactgat dat de tweede tussenlaag het isoleren laag en de het blokkeren laag doordringt.

 
Web www.patentalert.com

< Method and apparatus for passively calculating latency for a network appliance

< Method of forming a gate electrode contact spacer for a vertical DRAM device

> Method for forming a multilayer electrode for a ferroelectric capacitor

> Hi-speed parallel configuration of programmable logic

~ 00112