An integrated and constantly enabled on-chip test interface for use in
verifying the functionality of high speed embedded memories such as
synchronous dynamic random access memories ("SDRAM") which allows for the
utilization of existing, relatively low speed, (and hence low cost),
testers to perform the testing. The interface allows for the verification
of an embedded memory macro design utilizing a test interface which
includes the memory macro and separate on-chip test circuitry so that
half-rate, narrow word, input signals from a tester can perform all memory
macro operations across the breadth of a wide memory macro input/output
("I/O") architecture. The on-chip test circuitry may also include a
synchronizing circuit to minimize skew between the external clock and the
data output from the test chip.
Un interfaz integrado y constantemente permitido de la prueba de la en-viruta para el uso en verificar la funcionalidad de memorias encajadas de alta velocidad tales como memorias de acceso al azar dinámicas síncronas ("SDRAM") que permite la utilización de existir, velocidad relativamente baja, (y por lo tanto bajo costo), probadores para realizar la prueba. El interfaz permite la verificación de un diseño macro encajado de la memoria que utiliza un interfaz de la prueba que incluya la macro de la memoria y el trazado de circuito separado de la prueba de la en-viruta de modo que la palabra de media exploración, estrecha, señales de entrada de un probador pueda realizar todas las operaciones macro de la memoria a través de la anchura de una arquitectura macro de la entrada-salida de la memoria amplia ("I/O"). El trazado de circuito de la prueba de la en-viruta puede también incluir un circuito que sincroniza para reducir al mínimo la posición oblicua entre el reloj externo y la salida de datos de la viruta de la prueba.
