The invention includes a method of and an apparatus for testing an
integrated circuit which includes simulating the integrated circuit and
generating an input vector to and expected output from the integrated
circuit. This input vector and expected output are generated by entering
test vectors into the circuit simulator and the integrated circuit is
tested using the input vector to yield a first resulting output. A test
hardware vector is also created to capture state information pertaining to
the integrated circuit. The test hardware vector and the input vector are
combined to create a joint input vector and debugging is performed on the
integrated circuit by modifying the joint input vector and evaluating the
resulting output.
L'invenzione include un metodo di e un apparecchio per la prova del circuito integrato a cui include la simulazione del circuito integrato e la generazione un vettore dell'input e dell'uscita prevista dal circuito integrato. Questi vettore dell'input ed uscita prevista sono generati fornendo i vettori della prova nel simulatore del circuito ed il circuito integrato è esaminato usando il vettore dell'input per rendere una prima uscita risultante. Un vettore dei fissaggi della prova inoltre è generato per bloccare dichiara le informazioni che appartengono il circuito integrato. Il vettore dei fissaggi della prova ed il vettore dell'input sono uniti per generare un vettore unito dell'input e mettere a punto è realizzato sul circuito integrato modificando il vettore unito dell'input e valutando l'uscita risultante.
