Floating-point processors capable of performing multiply-add (Madd)
operations and incorporating improved intermediate result handling
capability. The floating-point processor includes a multiplier unit
coupled to an adder unit. The intermediate result from the multiplier unit
is processed (i.e., rounded) into representations that are more easily
managed in the adder unit. However, some of the processing (i.e.,
normalization and exponent adjustment) to generate an IEEE-compliant
representation is deferred to the adder unit. By combining and deferring
some of the processing steps for the intermediate result, circuit
complexity is reduced and operational performance is improved.
Floating-point обработчики способные выполнять умножать-dobavl4ht результат деятельностей и включать (Madd) улучшенный промежуточный регулируя возможность. Floating-point обработчик вклюает блок множителя соединенный к блоку сумматора. Промежуточный результат от блока множителя обработан (т.е., округлено) в представления которые легко управляются в блоке сумматора. Однако, некоторый из обрабатывать (регулировка т.е., нормированности и степени) для того чтобы произвести ИЕЕЕ-ustupcivoe представление отложено к блоку сумматора. Путем совмещать и откладывать некоторые из обрабатывая шагов для промежуточного результата, сложность цепи уменьшена и рабочее представление улучшено.
