A method for simulating noise on the input of a static logic gate and determining noise on the output of the static logic gate. The method identifies the PFETs and NFETs that are used when a particular voltage pattern drives the input of a static gate. After the FETS have been identified, P/N ratios are calculated for all possible input combinations. A maximum or minimum P/N ratio may be chosen and a noise signal simulated on the input of the gate. The signal created on the output of this gate is noise that may be used to evaluate other circuits for noise problems. Using noise created by this method, integrated circuit designers can create computer simulations that better model the electrical environment that integrated circuits operate in.

Eine Methode für das Simulieren von von Geräuschen auf dem Eingang eines statischen Logikgatters und die Bestimmung von von Geräuschen auf dem Ausgang des statischen Logikgatters. Die Methode kennzeichnet das PFETs und das NFETs, die verwendet werden, wenn ein bestimmtes Spannung Muster den Eingang eines statischen Gatters fährt. Nachdem die FETS gekennzeichnet worden sind, werden P/N Verhältnisse für alle möglichen Eingang Kombinationen errechnet. Ein Maximum oder minimales EIN P/N Verhältnis können gewählt werden und ein Störsignal auf dem Eingang des Gatters simuliert werden. Das Signal, das auf dem Ausgang dieses Gatters verursacht wird, ist Geräusche, die verwendet werden können, um andere Stromkreise für Geräuschprobleme auszuwerten. Mit den Geräuschen, die dadurch verursacht werden, können Schaltungentwerfer Computersimulationen verursachen dieses bessere Modell das elektrische Klima, das integrierte Schaltungen innen laufen lassen.