A processor is presented including a cache unit coupled to a bus interface
unit (BIU). Address signal selection and masking functions are performed
by circuitry within the BIU rather than within the cache unit, and
physical addresses produced by the BIU are stored within the TLB. As a
result, address signal selection and masking circuitry (e.g., a
multiplexer and gating logic) are eliminated from a critical speed path
within the cache unit, allowing the operational speed of the cache unit to
be increased. The cache unit stores data items, and produces a data item
corresponding to a received linear address. A translation lookaside buffer
(TLB) within the cache unit stores multiple linear addresses and
corresponding physical addresses. When a physical address corresponding to
the received linear address is not found within the TLB, the cache unit
passes the linear address to the BIU. The BIU includes address translation
circuitry, a multiplexer, and gating logic, and returns the physical
address corresponding to the linear address to the cache unit. The cache
unit stores the physical address and the linear address within the TLB.
The processor may also include a programmable control register and a
microexecution unit. Upon detecting a change in state of an external
masking signal, the microexecution unit may flush the contents of the TLB
and modify a masking bit within the control register to reflect a new
state of the masking signal.
Обработчик включая соединенный блок тайника к блоку интерфеиса сюины (BIU). Выбор сигнала адреса и маскируя функции выполнены сетями в пределах BIU rather than внутри блок тайника, и физические адресы произведенные BIU хранятся в пределах TLB. В результате, выбор сигнала адреса и маскируя сети (логика например, мультиплексора и стробировать) исключены от критически курса скорости внутри блок тайника, позволяющ рабочую скорость блока тайника быть увеличенным. Блок тайника хранит детали данных, и производит деталь данных соответствуя к полученному линейному адресу. Буфер lookaside перевода (TLB) в пределах адресов многократной цепи магазинов блока тайника линейных и соответствуя физических адресов. Когда физический адрес соответствуя к полученному линейному адресу не найден в пределах TLB, блок тайника передает линейный адрес к BIU. BIU вклюает сети перевода адреса, логику мультиплексора, и стробировать, и возвращает физический адрес соответствуя к линейному адресу к блоку тайника. Блок тайника хранит физический адрес и линейный адрес в пределах TLB. Обработчик может также включить programmable регистр управления и блок microexecution. По обнаруживать изменение в положении внешнего маскируя сигнала, блок microexecution может потопить содержание TLB и доработать маскируя бит внутри регистр управления для того чтобы отразить нового государство маскируя сигнала.
