EEPROM memory devices and arrays are described that facilitate the use of
vertical floating gate memory cells and select gates in NOR or NAND high
density memory architectures. Memory embodiments of the present invention
utilize vertical select gates and floating gate memory cells to form NOR
and NAND architecture memory cell strings, segments, and arrays. These
memory cell architectures allow for improved high density memory devices
or arrays with integral select gates that can take advantage of the
features semiconductor fabrication processes are generally capable of and
allow for appropriate device sizing for operational considerations. The
memory cell architectures also allow for mitigation of disturb and
overerasure issues by placing the floating gate memory cells behind select
gates that isolate the memory cells from their associated bit lines and/or
source lines.
Os dispositivos e as disposições de memória de EEPROM são descritos que facilitam o uso de pilhas de memória flutuando verticais da porta e selecionam portas dentro arquiteturas elevadas da memória da densidade NEM ou do NAND. As incorporações da memória da invenção atual utilizam portas seletas do vertical e pilhas de memória flutuando da porta ao formulário cordas, segmentos, e disposições da pilha de memória da arquitetura NEM e do NAND. Estas arquiteturas da pilha de memória permitem dispositivos de memória elevados melhorados da densidade ou as disposições com integral selecionam as portas que podem fazer exame da vantagem das características processos da fabricação que do semicondutor é geralmente capaz de e a permitir a cola apropriada do dispositivo para considerações operacionais. As arquiteturas da pilha de memória permitem também o mitigation de perturbam e as edições do overerasure colocando as pilhas de memória flutuando da porta atrás das portas seletas que isolam as pilhas de memória de suas linhas associadas do bocado e/ou de linhas de fonte.
