Memory system having point-to-point bus configuration

   
   

A clocking system and method in a point-to-point bus configuration overcomes the limitations of conventional approaches. In one embodiment, the present invention ensures the same phase relationship for the write clock in the write direction for all data transfers between modules, and similarly the same phase relationship for the read clock in the read direction for all data transfers between modules, regardless of module location. In another embodiment, on a given module, all transfers of data between a data buffer and a memory device in both read and write directions are clocked by a read clock signal and a write clock signal that have the same phase relationship and have the same propagation delay as the data bus between the buffer and the memory device.

Un sistema que registra y un método en un punto para señalar la configuración de autobús supera las limitaciones de acercamientos convencionales. En una encarnación, la actual invención asegura la misma relación de la fase para el reloj del escribir en la dirección del escribir para todas las transferencias de datos entre los módulos, y semejantemente la misma relación de la fase para el reloj leído en la dirección leída para todas las transferencias de datos entre los módulos, sin importar la localización del módulo. En otra encarnación, en un módulo dado, todas las transferencias de datos entre datos protegen y un dispositivo de memoria en leído y escriben direcciones son registradas por una señal leída del reloj y una señal del reloj del escribir que tiene la misma relación de la fase y tiene la misma propagación retrasa mientras que el ómnibus de datos entre el almacenador intermediario y el dispositivo de memoria.

 
Web www.patentalert.com

< System and method for managing memory compression transparent to an operating system

< Flash with consistent latency for read operations

> Information processing system with memory element performance-dependent memory control

> Memory controller and method using read and write queues and an ordering queue for dispatching read and write memory requests out of order to reduce memory latency

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