Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses

   
   

A gate structure for a semiconductor device includes a shielding electrode and a switching electrode. Respective portions of the shielding electrode are disposed above said drain region and said well region. A first dielectric layer is disposed between the shielding electrode and the drain and well regions. The switching electrode includes respective portions that are disposed above said well region and said source region. A second dielectric layer is disposed between the switching electrode and the well and source regions. A third dielectric layer is disposed between the shielding electrode and the switching electrode.

Uma estrutura da porta para um dispositivo de semicondutor inclui um elétrodo protegendo e um elétrodo do switching. As parcelas respectivas do elétrodo protegendo são dispostas acima de região dita do dreno e da região boa dita. Uma primeira camada dieléctrica é disposta entre o elétrodo protegendo e as regiões do dreno e as boas. O elétrodo do switching inclui as parcelas respectivas que são dispostas acima da região boa dita e da região dita da fonte. Uma segunda camada dieléctrica é disposta entre o elétrodo do switching e as regiões do poço e da fonte. Uma terceira camada dieléctrica é disposta entre o elétrodo protegendo e o elétrodo do switching.

 
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