A UART with a FIFO buffer is provided. A circuit detects a last word
transmitted from the FIFO buffer. A transmitter empty circuit generates a
transmitter empty signal (RTS) when the last word transmitted from the
FIFO buffer is detected. A delay circuit delays generation of the RTS
signal for a programmable time delay. The time delay via a register that
is programmable by the user. The invention thus provides the programmable
delay on the same chip as the UART.
Un UART con un almacenador intermediario del primero en entrar, primero en salir se proporciona. Un circuito detecta una palabra pasada transmitida del almacenador intermediario del primero en entrar, primero en salir. Un circuito vacío del transmisor genera una señal vacía del transmisor (RTS) cuando la palabra pasada transmitida del almacenador intermediario del primero en entrar, primero en salir se detecta. Retrasa el circuito retrasa la generación de la señal de RTS por programable retraso. Retraso vía un registro que sea programable por el usuario. La invención proporciona así el programable retrasa en la misma viruta que el UART.
