Three input variable subfield comparation for fast matching

   
   

The relationship between a sum of applied address operands and a matching virtual page number is exploited to minimize the adder size required for fast number comparison. In one embodiment, variably-sized addresses are accommodated by augmenting a portion of the applied address operands to ensure easy access to potential carry bits. A comparator is used for each virtual page number stored in a translation look-aside buffer to quickly determine whether that virtual page number matches the applied address operand sum.

Das Verhältnis zwischen einer Summe angewandten Adresse Rechengrößen und einer zusammenpassenden virtuellen Seitenzahl wird ausgenutzt, um die Additionsmaschine Größe herabzusetzen, die für schnellen Zahlvergleich erfordert wird. In einer Verkörperung werden variabel-sortierte Adressen, indem man einen Teil der angewandten Adresse Rechengrößen vergrößert, um einfachen Zugang zum Potential sicherzustellen, Übertragsbits untergebracht. Ein Komparator wird für jede virtuelle Seitenzahl benutzt, die in einem Adressenumsetzpuffer gespeichert wird, um schnell festzustellen, ob diese virtuelle Seitenzahl die angewandte Adresse Rechengröße Summe zusammenbringt.

 
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