Processor pipeline cache miss apparatus and method for operation

   
   

There is disclosed a data processor for stalling the instruction execution pipeline after a cache miss and re-loading the correct cache data into any bypass devices before restarting the pipeline. The data processor comprises: 1) an instruction execution pipeline comprising N processing stages, each of the N processing stages performing one of a plurality of execution steps associated with a pending instruction being executed by the instruction execution pipeline; 2) a data cache for storing data values used by the pending instruction; 3) a plurality of architectural registers for receiving the data values from the data cache; 4) bypass circuitry for transferring a first data value from the data cache directly to a functional unit in one of the N processing stages without first storing the first data value in a destination one of the plurality of architectural registers; and 5) a cache refill controller for detecting that a cache miss has occurred at a first address associated with the first data value, receiving a missed cache line from a main memory coupled to the data processor, and causing the first data value to be transferred from the missed cache line to the functional unit.

Er onthuld een gegevensbewerker wordt voor het blokkeren van de pijpleiding van de instructieuitvoering na geheim voorgeheugenjuffrouw en het herladen van de correcte geheim voorgeheugengegevens in om het even welke omleidingsapparaten alvorens de pijpleiding opnieuw te beginnen. De gegevensbewerker bestaat uit: 1) een pijpleiding van de instructieuitvoering bestaand de verwerkings uit stadia van N, elk van de de verwerkingsstadia die van N één van een meerderheid van uitvoeringsstappen verbonden uitvoeren aan een hangende instructie die door de pijpleiding van de instructieuitvoering wordt uitgevoerd; 2) een gegevensgeheim voorgeheugen voor het opslaan van gegevenswaarden die door de hangende instructie worden gebruikt; 3) een meerderheid van architecturale registers voor het ontvangen van de gegevenswaarden van het gegevensgeheime voorgeheugen; 4) omleidingsschakelschema voor rechtstreeks het overbrengen van een eerste gegevenswaarde van het gegevensgeheime voorgeheugen aan een functionele eenheid in één van de de verwerkingsstadia van N zonder de eerste gegevenswaarde in een bestemming één van de meerderheid van architecturale registers eerst op te slaan; en 5) een controlemechanisme van de geheim voorgeheugennieuwe vulling voor het ontdekken dat geheim voorgeheugenjuffrouw op een eerste adres verbonden aan de eerste gegevenswaarde die is voorgekomen, die een gemiste geheim voorgeheugenlijn van een hoofdgeheugen ontvangt dat aan de gegevensbewerker wordt gekoppeld, en dat de eerste gegevenswaarde veroorzaakt worden overgebracht van de gemiste geheim voorgeheugenlijn aan de functionele eenheid.

 
Web www.patentalert.com

< Method and apparatus for generating deterministic, non-repeating, pseudo-random addresses

< Apparatus and method for target address replacement in speculative branch target address cache

> Stack memory protection

> Methods for optimizing memory resources during initialization routines of a computer system

~ 00165