Method and program product for designing hierarchical circuit for quiescent current testing

   
   

A method of designing a circuit having at least one hierarchical block which requires block specific test patterns to facilitate quiescent current testing of the circuit, comprises, for each block, configuring the block and any embedded blocks located one level down in design hierarchy in quiescent current test mode in which input and output peripheral memory elements are configured in internal test mode and in external test mode, respectively; generating quiescent current test patterns which do not result in elevated quiescent current levels and which include a bit for all memory elements in the block and for any peripheral memory elements in any embedded blocks located one level down in design hierarchy; and, if the block contains embedded blocks, synchronizing the test pattern with a corresponding test pattern generated for embedded blocks so that test patterns loaded in scan chains in the block are consistent with test patterns loaded in scan chains in said embedded blocks.

Метод конструировать цепь имея по крайней мере один иерархический блок требует, что телевизионнаяа испытательная таблица блока специфически облегчают quiescent в настоящее время испытывать цепи, состоит из, для каждого блока, устанавливающ блок и все врезанные блоки обнаружили местонахождение один уровень вниз в иерархии конструкции в quiescent в настоящее время испытательном режиме в котором элементы памяти входного сигнала и выхода периферийные установлены в внутренне испытательном режиме и в внешнем испытательном режиме, соответственно; производить quiescent в настоящее время телевизионнаяа испытательная таблица не приводят к в повышенных quiescent в настоящее время уровнях и вклюает бит для всех элементов памяти в блок и для любых периферийных элементов памяти в любые врезанные блоки обнаружил местонахождение один уровень вниз в иерархии конструкции; и, если блок содержит врезанные блоки, то синхронизирующ телевизионнаяа испытательная таблица при соответствуя телевизионнаяа испытательная таблица произведенный для врезанных блоков так, что телевизионнаяа испытательная таблица нагруженные в цепях развертки в блоке будут совместимыми с телевизионнаяа испытательная таблица нагруженные в цепях развертки в сказанных врезанных блоках.

 
Web www.patentalert.com

< System and method for testing high pin count electronic devices using a test board with test channels

< Process of restructuring logics in ICs for setup and hold time optimization

> Programmable multi-standard MAC architecture

> Methodology of generating antenna effect models for library/IP in VLSI physical design

~ 00165