A column decoder cell layout for use in a 1T/1C ferroelectric memory array
includes a first column decoder section having two input nodes for
receiving a first input/output signal and a first inverted input/output
signal, two output nodes for providing a fist bit line signal and a first
inverted bit line signal, and a column decode node for receiving a column
decode signal, a second column decoder section having two input nodes for
receiving a second input/output signal and a second inverted input/output
signal, two output nodes for providing a second bit line signal and a
second inverted bit line signal, and a column decode node for receiving
the column decode signal, wherein the width of the column decoder cell is
substantially the same as the width of two columns of 1T/1C memory cells
used in the array.
План клетки дешифратора колонки для пользы в ferroelectric блоке памяти 1T/1ЈC вклюает первый раздел дешифратора колонки имея 2 input узла для получать первый сигнал вход-выхода и первый перевернутый сигнал вход-выхода, 2 ых узла для обеспечивать кулачок сдержали сигнал линии и первое перевернуло сигнал линии бита, и колонка расшифровывает узел для получать колонку расшифровывает сигнал, второй раздел дешифратора колонки имея 2 input узла для получать второй сигнал вход-выхода и второй перевернутый сигнал вход-выхода, 2 ых узла для подавать второй сигнал линии бита и второй перевернутый сигнал линии бита, и колонка расшифровывают узел для получать колонку расшифровывают сигнал, при котором ширина клетки дешифратора колонки существенн этим же как ширина 2 колонок ячейкы памяти 1T/1ЈC используемые в блоке.
